Please enable JavaScript.
Coggle requires JavaScript to display documents.
Средства Автоматизированного Проектирования Информационных Систем -…
Средства Автоматизированного Проектирования Информационных
Систем
Закон Мура и Развитие Микроэлектроники
Число транзисторов на кристалле СБИС удваивается каждые 18 месяцев
Требуется необходимость улучшения быстродействия,
надёжности, потребляемой мощности
Для логических СБИС к 2010 году прогнозируется миллиард транзисторов на кристалле
Иерархические Уровни Проектирования СБИС
Физическое Проектирование и Изготовление
Послойная топология СБИС
Топологическое проектирование (Physical design/Layout)
Изготовление и тестирование СБИС
Основные Этапы Проектирования
Логическое проектирование на уровне вентилей
Схемотехническое проектирование на уровне транзисторов
Функциональное (архитектурное) проектирование с поведенческим описанием
Программируемые Логические Интегральные Схемы (ПЛИС)
Многократность перепрограммирования и низкая потребляемая мощность
Возможность настройки на выполнение заданных функций самим пользователем
Низкая стоимость, высокое быстродействие, значительные функциональные возможности
Новая технология проектирования электронных схем, включая изготовление и сопровождение
Интегральные схемы с гибкостью заказных БИС и доступностью традиционной логики
Основные производители: ALTERA, Atmel, Xilinx, LATTICE
Блочно-ориентированное Проектирование
Создание новых изделий из функциональных узлов предыдущих проектов
Использование реалистических тестовых наборов
Снижение стоимости и временных затрат проектирования
Внутрисистемная верификация проектируемых блоков
Повторное использование ранее проектированных компонентов
Типы Используемых Блоков
Hard blocks — готовые отработанные топологические фрагменты
Firm blocks — спецификация на уровне схемотехнического проекта
RTLуровень блоки, требующие дальнейшего проектирования и верификации
Модели в Проектировании Систем на СБИС
Согласование и передача информации между заказчиком и разработчиком
Применение в Разработке
Тестирование и верификация проекта в ходе иерархического проектирования
Разработка и отработка тестов системы на модели
Автоматический синтез реализации системы по описанию
Спецификация требований к системе — полная, однозначная, непротиворечивая
Иерархическая Структура Моделей
Функциональная (поведенческая) спецификация устройства
Определение общей архитектуры и структурной схемы
Рекурсивная декомпозиция компонентов до примитивных элементов
Список Связей (Netlist) и Форматы Представления
Стандартные Форматы
EDIF Electronic Digital Interchange Format) — стандартный формат
XNF Xilinx Netlist Format) — специфический формат Xilinx
Различные форматы производителей СБИС и САПР
Применение
Передача информации между этапами проектирования
Использование в пакетах автоматизации проектирования
Представление результатов логического синтеза
Текстовый эквивалент графического представления схемы
Логический Синтез и Этапы Разработки на VHDL
Ввод схемы в графическом виде
Разработка и ввод спецификации на языке VHDL
IPблоки макроячейки из библиотеки
Моделирование и функциональная верификация схемы
Логический синтез схемы с преобразованием на вентильный уровень
Моделирование синтезированной реализации
Размещение реализации схемы на кристалле и трассировка
Моделирование реализации после размещения и трассировки
Формирование Netlist в форматах EDIF, XNF и др.