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- - - - Salvato stato esecuzione corrente (PC in EPC, PC -> indirizzo exception handler)
        
        Salto a routine sistema operativo
        
        Eseguita Routine -> risolta
        
        Se possibile, restore e continue
        
        Per eccezioni, possibile avere 1 handler a indirizzo fisso per tutti o vettorizzazioni per averne uno per tipo
  - - - Interrotta esecuzione
        
        Salvato in EPC PC-4 (istruzione corrente)
        
        Salto a Gestore con indirizzo fisso
        
        Handler
        
        Porzione codice per gestione eccezioni
        
        Locazione fissa 0x80000180
        
        Dopo chiamata, deve preservare TUTTI registri macchina
        
        Ha riservati a se $k0 e $k1
        
        Uso senza preservare
- - - - I/O=insieme dispositivi e architetture per trasferimento da/a elaboratore
        
        Collegamento CPU - Memoria/Periferiche = Bus di Sistema
        
        Composto da
        
        Bus Dati = linee da trasferire
        
        Bus controllo = Info per definire operazioni da fare e sincronizzazione dei dispositivi
        
        Bus indirizzi = CPU manda indirizzi identificativi di dati da leggere/scrivere in memoria o periferiche
        
        Periferiche = I/O collegati a CPU con bus sistema + Interfacce
        
        Interfacce
        
        Registri di interfaccia
        
        Stato (busy/ready)
        
        1 more item...
        
        Dati
        
        1 more item...
        
        Comando
        
        1 more item...
        
        Memory mapped
        
        Parte di memoria riservata a periferica, ogni periferica ha suo con identificatore unico
        
        Interfaccia mappata in memoria (registri)
        
        1 more item...
        
        Ogni periferica ha suo spazio dedicato
        
        1 more item...
        
        Per CPU, accesso/lettura/scrittura a periferica è simile ad accesso a memoria
        
        Registri periferica su stesso bus di registri RAM
        
        Tecniche di Gestione
        
        Programma
        
        Periferica passiva, tutto gestito da CPU
        
        CPU interroga e attende registro stato = pronta
        
        Problema = busy waiting
        
        Interrupt
        
        Periferica segnala bisogno attenzione con segnale su bus controllo
        
        Segnale = interrupt request
        
        CPU legge, interrompe esecuzione, risponde a periferica e riprende
        
        DMA - Direct Memory Access
        
        Periferica autonoma, gestione controller DMA in periferiche
        
        Periferica gestisce ingresso memoria e trasferimenti (usato con grandi quantità dati)
        
        Necessari 2 registri in + per ogni periferica (mappati in memoria)
        
        2 more items...
        
        Fine esecuzione = invia interrupt per segnalare fine trasferimento
        
        DMA controller = in Bus tra CPU e memoria per trasferimento
        
        Aspetta quando cpu non comunica con memoria, attende processore non usi bus, poi si appropria del bus della CPU
        
        DMA operation
        
        1 more item...
        
        Latenza e Banda Passante
        
        Latenza
        
        Tempo tra istante in cui periferica è pronta e istante in cui dato viene trasferito
        
        Programma= Minima (CPU nota subito stato)
        
        Interrupt = Massima(Molte operazioni da eseguire)
        
        DMA = Minima (No istruzioni eseguite da CPU)
        
        Banda Passante
        
        Quantità di dati trasferibili per unità di tempo
        
        Programma = Massima (CPU trasferisce tutto subito)
        
        Interrupt = Minima (Trasferimento di ogni dato richiede più tempo)
        
        DMA=Massima (CPU non deve eseguire nessuna istruzione)
- - - - Tecniche
        
        Direct Mapping
        
        Ogni blocco di memoria ha associata una linea di cache (corrispondenza tra informazioni mem centrale e indirizzi della cache)
        
        più indirizzi in memoria sono referenziati nella stessa linea di cache => stessi blocchi condividono bit meno significativi
        
        Associa una singola locazione di cache ad ogni parola di memoria => corrispondenza definita tra indirizzo in memoria di parola e locazione in cache
        
        Vedere formule
        
        Indirizzo ha
        
        Tag => quanto serve per verificare se parola è in cache corrisponde a cercata
        
        Indice => Uso per selezione blocco di cache
        
        Offset => bit per selezionare byte richiesto in parola
        
        Fully Associative
        
        Ogni blocco può essere collocato in qualsiasi locazione
        
        Per trovare, ricerca parallelo su tutta cache
        
        1 linea cache = 1 linea memoria centrale
        
        No indicizzazione
        
        Sostituzione = tutti possibili candidati
        
        Set Associative
        
        Ogni blocco memoria ha a disposizione numero fisso di locazioni (set)
        
        un indice solo indica più righe, un set
        
        ricerca parallela su tutto set??
        
        Set Associative a N vie
        
        Ogni set raggruppa x blocchi
        
        . + associativià = -- miss rate ma + + costo
        
        Sostituzione = scelta tra N blocchi del set
    - - Cache referenzia blocchi, non fatta di blocchi
        
        Frequenza Hit/Miss è legata a dimensione blocco
        
        Se dimensione blocco >> dimensione cache => alta probabilità miss
        
        Se cache è molto grande, aumenta costo per ottenere singola info ma - - miss rate e + + hit rate
      - Scelta
        
        Ampia dimensione blocco => possibile sfruttare località spaziale=> maggiore miss penalty (ci vuole più tempo per trasferire blocco)
        
        Miss penalty
        
        differenza tra tempo accesso a livello inferiore e tempo accesso a cache
        
        Se dimensione blocco è troppo grossa rispetto a dimensione cache => aumenta miss rate
        
        Se dimensione blocco da sostituire è maggiore di dimensione cache => numero blocchi in cache è non sufficiente
    - - Random
        
        Facile da implementare, ma non affidabile ??
      - Least Recently Used
        
        rimosso blocco + vecchio rispetto utilizzo, controllato con implementazione contatore
      - FiFO
        
        rimosso blocco + vecchio in base a ingresso
    - - Tecniche scrittura
        
        Write - Through
        
        Scritto in entrambi, cache e blocco livello inferiore
        
        Tempi accesso sono quelli di memoria inferiore => aumenta tempo e traffico su bus sistema
        
        Con Write Buffer
        
        Write Buffer in mezzo tra cache e livello inferiore
        
        Scrittura fatta in cache e buffer, poi buffer scrive in memoria
        
        Esegue in FIFO, può andare in saturazione
        
        Write Back
        
        Scritto solo in Cache
        
        Scritto in livello inferiore solo quando blocco viene sostituito
        
        Cache e Livello inf sono inconsistenti => dirty bit =1
      - Se si cerca di scrivere un indirizzo non ancora in cache
        
        Write Allocate
        
        Blocco caricato in cache e si effettua scrittura
        
        Con Write Back
        
        no - Write Allocate
        
        Blocco scritto in lv inferiore subito, senza essere direttamente trasferito in cache
        
        Con Write Through
  - - - Interna a CPU
        
        Alta velocità, dimensioni limitate
      - Centrale
        
        Dimensioni molto maggiori da CPU, tempi accesso limitati
      - Secondarie
        
        Alta capacità, bassi costi, non volatili
    - - Principio Località Temporale
        
        Se fatto riferimento ad elemento, probabile che si rifaccia accesso a stesso elemento dopo poco tempo
      - Principio Località Spaziale
        
        Se fatto riferimento ad elemento, probabile fare riferimento ad elemento con indirizzo vicino successivamente
      - Sfruttato interrogando memoria in modo gerarichico
        
        Velocità
        
        Se + veloce = + vicina al processore = + costosa
        
        Dimensione
        
        Se + grande = + lontana dal processore = - costosa
        
        Livello di memoria + vicino a processore = contiene sottoinsieme dati di ogni lv sottostante, tt dati = in livello più basso