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porte logiche in tecnologia CMOS - Coggle Diagram
porte logiche in tecnologia CMOS
RETE DI PULL-DOWN
porta il nodo di uscita verso massa quando chiuso
NMOS
se in parallelo sintetizzano la funzione NOR
l'uscita è bassa se uno dei due ingressi si trova a valore logico alto
Se in serie sintetizzano la funzione AND
più semplice da progettare
RETE DI PULL-UP
Porta il nodo di uscita verso l'alimentazione
PMOS
Se in parallelo sintetizzano la funzione OR
Se in serie sintetizzano la funzione NAND
NMOS E PMOS pilotati dalle stesse variabili logiche
non saranno mai portati entrambi in conduzione nello stesso momento
non esiste combinazione di ingressi che porta simultaneamente in conduzione la rete di pull up e quella di pull down
NMOS è pilotato dalla variabile di ingresso, PMOS dalla variabile di ingresso negata
semplicità di progettazione studiata tramite il tempo di propagazione
NMOS ha mobilità più grande del PMOS (2.5): se simmetrici, i mosfet a canale N portano 2.5 volte corrente in più
PORTA NOR
la carica attraversa PMOS in serie (Kp=W/2L) con un valore di K maggiore rispetto a quella del singolo PMOS
Gli NMOS sono in parallelo con K=W/L
PORTA NAND
La carica attraversa PMOS in parallelo con K=W/L
Gli NMOS sono in serie con K=W/2L
conducono più corrente, compensano il K piccolo con maggior corrente
in CMOS definiamo porte NAND
A parità di tempo di propagazione la porta NAND occupa un'area più piccola
a parità di area la porta NAND ha un tempo di propagazione minore della porta NOR