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MEMÓRIA PRINCIPAL - Coggle Diagram
MEMÓRIA PRINCIPAL
Evolução da Memória Principal Semicondutora
DDR-SDRAM
Buffering
Dupla transferência (ciclo)
Frequência de clock + alta
Troca dados com processador
Buffer pré-busca: 2 bits
Transfere dados sincronizadamente
DDR2-SDRAM
Core e Core 2
Ciclo nos padrões anteriores
Buffer pré-busca: 4 bits
DDR3-SDRAM
Core i (1a a 5a)
Buffer pré-busca: 8 bits
Ciclo nos padrões anteriores
DDR4-SDRAM
Core i 6a
Pré-busca dividida em 2 bancos (8 + 8)
DDR5-SDRAM
Core i 12a
Circuito de gerenciamento elétrico
Alimentação mais estável
Error Correction Code
Ciclo nos padrões anteriores
Módulo "mini dual-channel"
Buffer pré-busca: 16 bits
Memória Principal
Semicondutora
SRAM
Maior por bit
Mais cara
Construção mais complexa
Memória Cache
Sem necessidade de refresh
Volátil
Bits armazenados em chaves
Memória
Intercalada
Bancos de memória
Coleção de chips DRAM
Leitura ou escrita independentes
Dual-Channel
Organização
Dois estados (0 e 1)
Leitura para verificar estado
Célula de memória
Escrita para definir estado
DRAM
Construção simples
Mais barata
Menor por bit
Mais lenta
Memória Principal
Refresh
Bits armazenados em capacitores
Dispositivo analógico
Volátil
ROM
Programável
Usada em Microcontroladores
Sub-rotinas
BIOS
Não volátil
Armazenamento permanente
Custo alto em pouca
quantidade