PLL/DLL
為了消除時脈偏移
因信號經過不同路徑所造成的延遲不同所形成
受製程、電壓、溫度、負載的變異（PVTL effect）影響
計數器控制延遲鎖相迴路（Counter-controlled DLL）
連續近似暫存器控制延遲鎖相迴路（Successive approximation register-controlled DLL）
數位延遲鎖相迴路
相位誤差（phase error）、抖動（jitter）方面表現較差
類比延遲鎖相迴路在調整延遲時間是連續的（continuous）
數位延遲鎖相迴路將延遲時間量化（quantized），調整延遲時間是不連續的（discrete）
量化誤差（quantization error）
操作原理
跟暫存器控制延遲鎖相迴路差別
控制延遲線延遲時間的改成計數器（counter）
延遲線（Delay line）由N個二進制權重（binary-weighted）的延遲細胞（delay cell）所構成
N位元計數器輸出的N位元（N bit）
邏輯高（logical high）
暫存器控制延遲鎖相迴路 （Register-controlled DLL）
輸出用來控制位移暫存器（Shift register）的N位元（N-bit）
其餘皆為邏輯低（logical low）
一位元會被設為邏輯高（logical high）
邏輯高的位元決定輸入時脈進入延遲線的位置
控制輸入信號經過延遲細胞的個數
利用相位偵測器（Phase detector）偵測輸入時脈與輸出時脈的相位差
輸出時脈落後輸入時脈
輸出右移
輸出時脈領先輸入時脈
輸出左移
輸入時脈（Input clock）從延遲線（Delay line）中進入
延遲時間由輸入信號所經過延遲細胞（Delay cell）的個數來決定
延遲一段時間後產生輸出時脈（Output clock）
邏輯低（logical low）
N位元＝二進制碼（binary code）
N位元與二進制的延遲細胞決定延遲線產生延遲時間
靠著特殊的演算法 控制延遲時間去逼近最佳值
延遲線（Delay line）也由N個二進制（binary-weighted）的延遲細胞（delay cell）所構成
鎖相迴路
輸出相位和輸入相位的回授系統
用以同步輸入參考訊號和回授後輸出信號
由相位偵測器（Phase Detector）、迴路濾波器（Loop Filter）、壓控掁盪器（VCO）組成
回授機制
比較壓控掁盪器及參考訊號之間的相位來改變壓控掁盪器的相位
使得這兩個訊號保持固定相位關係
“鎖相”的意思
兩個相位之關係經由鎖相迴路達到固定的關係而不會隨時間改變
相位偵測器（Phase Detector）
迴路濾波器（Loop Filter）(低通濾波器)
壓控掁盪器
對輸入的參考信號和反饋迴路的信號進行頻率和相位的比較，輸出一個代表兩者差異的信號至迴路濾波器
將輸人信號中的高頻成分濾除，保留直流部分送至壓控振蕩器
輸出一個週期信號，其頻率由輸入電壓所控制