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Lenguajes de Descripción de Hardware - Coggle Diagram
Lenguajes de Descripción de Hardware
Tipos de data
SystemVerilog
logic
Un driver
wire
Tipo net
Un driver
tri
Tipo net
Varios drivers
VHDL
STD_LOGIC
Fundamental
Librería
Booleanos
true (1)
false (0)
Int
-(2^31-1)
2^31-1
buffer
Tipo de puerto
Maneja output
Usable en módulos
Más lógica combinacional
Tipos de asignaciones
Bloqueador
Respetan orden de aparición
No bloqueador
Evalúa todo a la vez
Declaraciones de caso
Acción según input
Declaraciones if
if
else
No importancia
SystemVerilog
casez
VHDL
case?
Lógica secuencial
Registros
Lista de sensibilidad
Eventos posibles
Declaración
Acción a ejecutar
SystemVerilog
always
Ocurre evento de lista
Acción ocurre
VHDL
process
Variable de lista cambia
Acción ocurre
Puerta Lógica SET
Reloj alto
Acepta flujo de data
Reloj bajo
Detiene paso eléctrico
Registros reseteables
Reestablece señal del output
SystemVerilog
x
VHDL
u
Tipos de reset
Sincrónico
Asincrónico
Lógica combinacional
Operadores
Operadores Bitwise
Señales de 1-bit
Buses multi-bit
Operadores de reducción
Señales multi-bit
Buses de 1-bit
Precedencia
Operadores
Orden de importancia
Variables internas
Solo dentro de módulos
Código
Comentarios
VHDL
--
SystemVerilog
//
/*
Z
Flotante
X
Buffer de 3 estados
Números
Base 2
Base 8
Base 16
Base 10
Espacios en blanco
No afectan
Elementos extra
Asignaciones condicionales
Condición
Input decide alternativa
Ejemplo
Multiplexor
Delays
Funcionamiento del circuito
Debugging
Bit swizzling
Concatena señales
Opera en un subset de bus
Módulos parametrizados
Elementos modificables
Input
Output
Modificar bits
generate
N - inputs
Modelaje estructural
Instancia
Sub-módulos
Forman módulo grande
Nombres propios
Sistemas complejos
Jerárquicos
Ejemplo
Multiplexor hecho de otros
