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UNIDAD 3, CESAR ALBERTO LAILSON SALGADO UP190171, MELANIE NICOLE MATA…
UNIDAD 3
Herramientas para verificación de layout
LAYOUT VS SCHEMATIC
Comprueba que la conectividad del layout sea idéntica a la del esquemático especifícamente.
ELECTRICAL RULES CHECK
Comprueba si hay problemas de conectividad como nodos flotantes, cortocircuitos, componentes no conectados, rings o cosas no definidas.
DESIGN RULE CHECK
Comprueba que el layout compila con las reglas de diseño del proceso con el que se vaya a fabricar el circuito integrado.
Cuando se detecta el incumplimiento se genera un error.
DESIGN FOR MANUFACTURING
Comprueba que el layout cumpla con las medidas para la producción del chip.
Fenómenos que se pueden presentar
SHALLOW TRENCH ISOLATION
La reducción de escala en los dispositivos CMOS exige una complejidad creciente en el modelado para tener en cuenta nuevos efectos que afectan en el comportamiento eléctrico del MOSFET.
Aísla los transistores entre sí.
WELL PROXIMITY EFFECT
Los iones dopantes de alta energía se dispersan en el borde del fotoresistor del gate durante la implantación del ión, y los dispersados se implantan en el canal MOSFET antes de que se forme la puerta.
SC denota la distancia del borde del fotoresistor del gate al borde de la puerta MOSFET
LATCH UP
En un diseño CMOS, las uniones PNP crean inadvertidamente una trayectoria de baja impedancia entre los rieles de alimentación.
Se crean transistores BJT paralelos a los MOSFET.
MATCHING
Transistores son vulnerables a los gradientes de temperatura, estrés, espesor del óxido, dopantes, etc. Para reducir los gradientes se debe de colocarlos lo más cerca posible entre sí.
Los dispositivos que requieren de un mínimo de compatibilidad deben de cumplir con los dos puntos anteriores mencionados.
Transistores que no se encuentren paralelos entre sí, se vuelven vulnerables a las variaciones de movilidad inducidas por el estrés pueden causar variaciones en su transconductancia.
Siempre cuando sea posible se debe de utilizar la distribución de centroide común.
Dispositivos que requieran la mínima compatibilidad deben de tener longitudes de canal idénticas.
Los transistores de moderado y alto grado de matching requieren de una forma de disposición de centroide común.
Se debe de colocar dummies en los extremos.
No colocar contactos sobre el área del gate, para ello se debe de extender el poly.
Existen grados de matching. Los cuales son dirección, separación e interdigitación.
DUMMY
Dispositivo que siempre está apagado.
Resistencia Dummy
Sus dos terminales deben de ir conectados a la misma net.
Capacitor Dummy
Sus dos terminales deben de ir conectados a la misma net.
Transistor Dummy
El bulk, gate y una de sus terminales deben
de ir conectadas al mismo potencial
CESAR ALBERTO LAILSON SALGADO UP190171
MELANIE NICOLE MATA BARBOSA
MICROELECTRONIC DESIGN
24/JUN/2022
CONCEPT MAP U3