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第4章 组合逻辑电路 - Coggle Diagram
第4章 组合逻辑电路
组合逻辑电路的险象
竞争现象
各路径上有延迟时间，和门的级数、具体逻辑门时延大小和导线长短有关
险象
竞争现象使得输入信号的变化可能引起输出信号出现非预期的错误输出
“0”险象
输出信号为负脉冲
“1”险象
输出信号为正脉冲
险象的判断
X+~X
可能由于竞争产生险象
X·~X
代数法
是否有某个变量同时以原变量和反变量形式出现在函数表达式中
卡诺图法
两个卡诺圈是否存在“相切”关系
险象的消除
增加冗余项
AB+(A~C)--->AB+(~AC)+BC
用一个多余的卡诺圈将他们之间的相邻最小项圈起来
增加惯性延时环节
在输出端连接一个惯性延时环节（RC环节），能过滤掉一些脉冲
组合逻辑电路分析
对一个给定的逻辑电路，找出其输出与输入之间的逻辑关系
方法概述
根据逻辑电路图写出输出函数表达式
化简输出函数表达式
列出输出函数真值表
功能评述
组合逻辑电路设计
根据问题要求完成的逻辑功能，求出在特定条件下实现该功能的逻辑电路
设计方法概述
建立给定问题的逻辑描述
多少变量？
变量名？
变量值对应含义？
求出逻辑函数的最简表达式
选择逻辑门类型并进行逻辑函数变换
画出逻辑电路图