Please enable JavaScript.
Coggle requires JavaScript to display documents.
MEMORIA - Coggle Diagram
MEMORIA
obviamente los programadores desean acceder a cantidades ilimitadas de memoria rapida pero no se puede porque es carisimo, el objetivo obvio que es siempre querer que la velocidad del sistema sea la del nivel más rapido posible al menor costo posible
en la practica, tenemos jerarquías de memoria
distintos tipos de memoria fabricados con tecnologías diferentes y que todas trabajan de una manera organizada, mancomunada, como si se comportaran como una memoria única.
CACHÉ
entre la memoria ppal y la cpu ponemos un pedacito de memoria principal(es un chip aparte), cuando no encuentra el dato enla cache recien lo busca en la mmprincipal .
lo que encontraron es que la mayoria de las veces el dato SI se encuentra en la caché. solo falla cuando tengo saltos, llamados a procedimientos o cosas de esas que modifican el flujo de ejecución
como se buscaba una direccion en memoria? poniendola en el bus de direcciones . primero se fija en la cache, si la direccion /etiqueta está ahi quiere decir que los datos están ahi al lado. si no está se va a la memoria ppal.
-
ORGANIZACIÓN DE LA CACHÉ
UBICACIÓN DE UN BLOQUE
-
-
correspondencia asociativa por conjuntos:un bloque puede almacenarse en un conjunto restringido de lugares de la caché
-
-
una mezcla de las anteriores dos, en vez de decir cualquier lugar o sólo un lugar , le corresponden dos o tres lugares
como voy a tener la memoria principal dividida en bloquecitos, dónde gurdo esos bloquecitos dentro de la cache? voy a tener tres estrategias.
-
-
ALGORITMOS DE SUSTITUCIÓN (tengo la caché llena y tengo que reemplazar, sobreescribir info )
-
en correspondencia asociativa: el HW trabaja con alguna estrategia-> LRU, FIFO o aleatorio
-
-
hacia la derecha aumenta el tiempo (por ejemplo lo que tardo en leer algún dato del bus de datos. A medida que me acerco a la CPU es cada vez mas rápido
a su vez cuanto mas me alejo de la CPU, tengo más cantidad, más capacidad (porque es mas barato). a su vez aumenta el largo de bits para nombrar los registros , aumenta el largo de la instruccion y por tanto se ejecutar mas lento
los procesadores RISC recordemos que tenían mucho de esos registros rapidos de CPU, por eso trabajaban con todos los datos en los registros
la memoria virtual entendamosla como el disco, es muy lenta, vamos a querer acceder lo menos posible a ella
-
POLITICAS DE ESCRITURA
se deben evitar inconsistencias de memoria en caso de escrituras. hay que tener en cuenta que tengo el mismo dato repetido en varios niveles
-
-
estrategias EN ACIERTO
-
-
se llaman en acierto porque el dato que yo voy a sobreescribir está tanto en la caché como en la memoria principal. voy a cambiar algo y el dato está en la cache
estrategias EN FALLO
-
no está en la cache, pero los principios de localidad me dicen que si lo busqué probablemente lo voy a usar en un rato, ya que estoy lo dejo en la caché- o no???
-
