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SEGMENTACIÓN DE CAUCE/PIPELINING, se hiceron estudios y se descubrio que…

- - - - conlleva la necesidad de uniformar las etapas a la velocidad de la mas lenta :( DESVENTAJA.
        
        Todas las instrucciones son de LA MISMA LONGITUD
        
        ARQUITECTURA RISC
        
        computadoras de repertorio reducido REDUCIDO de instrucciones = no tiene tantas variantes de modos de direccionamiento como teniamos en el msx88
        
        Caracteristicias
        
        gran numero de registros de uso general / mejora tecnologia de compiladores para optimizar el uso de registros
        
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        repertorio de instrucciones limitado y sencillo
        
        énfasis en la optimización de la segmentación de instrucciones a fin de poder aprovechar el pipeline
        
        VS
        
        ARQUITECTURA CISC
        
        INCONVENIENTES CON ESTA ARQ
        
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        no existe una clara barrera diferenciadora , es muy dificil comparar porque no existen maquinas CISC Y RISC que sean comparables.
        
        la mayoria de los disenios incluyen caracteristicas de ambos disenios
        
        a su vez es dificil separar los efectos del hardware de los del compilador
    - - IF
        
        ID
        
        EX
        
        MEM
        
        WB
        
        Escritura de los registros
        
        acceso a memoria (LOAD/STORE)
        
        cálculos en la ALU
        
        cálculo de dirección de operandos de memoria
        
        si es un acceso a memoria se calculan las direcciones efectivas
        
        si es un salto se almacena el nuevo PC
        
        Decodificación de la instrucción
        
        lectura de los registros(banco de registros para buscar los operandos)
        
        si es un salto verifica condición
        
        en caso de salto, actualiza el PC
        
        acá se detecta si hay dependencia de datos
        
        si hace falta se calcula valor del operando inmediato con extensión de signo
        
        obtención de la instrucción (fetch)
        
        accdede a memoria de instrucciones
        
        PC= pc+4 (ins de 4 bytes)
      - todo esto es entre enteros, con punto flotante camba la cosa
- - - - cada una de estas etapas va por ese clock reducido que vimos multiciclo
        
        1)nos aparece un primer problema cuando coinciden la etapa MEM + IF de dos instrucciones porque ambas acceden a memoria. (memoria de inst y memoria de datos)
        
        SOLUCIÓN
        
        Memoria separada -> Arquitectura HARVARD
        
        no es como von neumann, los datos y las instrucciones están en memorias distintas. uso otros buses y otra memoria en la etapa verde que en la etapa amarilla
        
        2) Nos aparece un segundo problema cuando coincide la etapa WB +ID porque una lee en los registros y la otra escribe en ellos.
        
        SOLUCIÓN
        
        en la primera MITAD DEL TIEMPO (CICLO) se escribe en la violeta y en la otra mitad se leen losregistros (la celeste) mitad y mitad
  - - - La segunda instrucción en la etapa ID además de la decodificación , lee los registros. La decodificacion se hace si problemas, pero el registro que quiere leer (R1) todavía no se escribió en la instrucción anterior, no llegó a la etapa WB. entonces se producen RAW / read after write hasta que termina la etapa WB de la instruccion anterior. La etapa IF de la tercera instruccón queda parada también.
      - DOS TIPOS DE SOLUCIONES
        
        DE HARDWARE
        
        Detención del cauce
        
        en realidad es lo que pasa cuando no hago nada, el primer ejemplo que vimos de dependencia verdadera, lo hace solo el hardware, detiene el cauce de ejecución
        
        alarga el tiempo de ejecución :cry:
        
        Forwarding/adelantamiento
        
        lo que propone el forwarding es que , en uno de eso casos de dependencia de datos, teniendo en cuenta que al final de la etapa de EX el resultado de la op queda en unos registros temporales, y podriamos usarlo AHI, en vez de tener que esperar hasta la ultima etapa donde recien se escribe en los registros
        
        no se alarga el tiempo de ejecución :smiley:
        
        complica un toque la electronica, porque hay que habilitar caminos de realimentación de la salida de la ALU a la entrada :unamused:
        
        CUANDO LA INST ES UN LOAD/STORE en vez de una op matematica, el dato esta listo en la etapa MEM.
        
        este sí alarga el tiempo de ejecución :unamused: 1 ciclo
        
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        dE SOFTWARE
        
        Inserción de instrucciones NOP
        
        Se soluciona la dependencia porque le di tiempo, pero se alarga el tiempo de ejecución, trato de evitar que no se me corte el pipeline
        
        Estas instrucciones NOP tienen las 5 etapas pero no hace nada en ninguna
        
        la inserción la hace el compilador, elprograma ya esta cargado en memoria con estas instrucciones nop, no se agregan en tiempo de ejecución
        
        Reordenamiento de codigo
        
        la idea es igual a la del NOP solo que mas eficiente porque en vez de poner instrucciones NOP que no hacen nada pongo instrucciones que sí habia que ejecutar entonces no pierdo tiempo de ejecución.
        
        las dos instrucciones que cambio de lugar tienen que tener registros que no intervengan con lo anterior, si no voy a terminar generando mas dependencias
  - - - DE SOFTWARE
        
        insercion de instrucciones NOP con SALTO RETARDADO
        
        con salto retardado siempre se ejecuta la instrucción debajo del salto y luego toma lugar el salto. aumenta el tiempo de ejecución? SI , pero mantengo la escalerita del pipe line,no se me rompe.
        
        reordenar el cauce y SALTO RETARDADO
        
        más IDEal AÚN que el caso anterior seria utlizar el salto retardado pero en vez d poner una instrucción NOP que no hace nada, poner una que sí se necesite ejecutar si o si.
      - DE HARDWARE
        
        Detención del cauce
        
        el cauce se detiene hasta comprobar la condición de salto (si hay que saltar o no )
        tengo una penalización siempre si el salto se lleva a cabo será de una etapa
        
        Predicción del salto !!!
        
        Se predice no saltar. Si falla la penalización es de un ciclo
        
        se predice no saltar . Si acierta la penalización es 0
        
        se predice saltar. siempre voy a tener una penalización , se salte o no
        
        Si yo pudiera darme cuenta ANTES, como por ejemplo en la etapa IF si es un salto o no, yo podría evitarme la penalización.
        
        BTB:BRANCH TARGET BUFFER
        
        agregamos hardware, una memoria muy rapida, btb, donde almaceno las direcciones de memoria solamente donde hay saltos
        
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    - - uno de los problemas que tenemos es que cuando tenemos una instrucción de salto (ya sea condicional o no) , en caso de que haya que saltar, la instruccion de abajo que ya se empezó a ejecutar hay que tirarla a la basura, porque no es la que realmente necesitamos. en la etapa ID del salto nos damos cuenta, asi que perdemos un IF de la de abajo al pedo, si habia que saltar.
- - - - ventanas de registros
        
        lo mismos registros que se utilizan para pasar el parametro son los mismos lugares y registros que lo reciben en el procedimiento que es invocado , entonces no hay pasaje
        
        esto lo hace el compilador
        
        cuando no me quedan mas registros ahi si voy a tener que ir a buscar a memoria .la idea es armar un banco de registros
        
        se estudió que en llamados a procedimientos no hay tantos anidamientos a nivel subrutina (por lo general no
        
        tres áreas dentro de un conjunto de registros
        
        registros de parámetros
        
        registros de datos locales
        
        registros temporales
        
        los registros temporales de un conjunto se solapan con los registros de parámetros del nivel más bajo adyacente