Please enable JavaScript.

Coggle requires JavaScript to display documents.

Circuitos Sequenciais, Imagens [1]: Imagens da aula - Coggle Diagram

- - - - [1]
        Pulso Positivo
    - - [1]
        Pulso Negativo
- - - - Os pulsos são responsáveis pela transição dos estados das saídas Q e ´Q. Sendo um estado definido como SET, onde Q = 1; e outro estado definido como RESET (ou CLEAR), onde Q = 0.
    - - Quando há um estímulo, ele sofre uma transição para um estado quase-estável que dura pro um período de tempo determinado pelos componentes do circúito.
        
        Eles podem ser redisparáveis ou não. Onde os redisparáveis permitem reiniciar o estado quase-estável, aumentando a sua duração.
- - - - Este tipo de flip-flop possui uma entrada S que altera seu estado para SET, e outra R que altera seu estado para RESET. A saída permanecerá em seu estado anterior enquanto as entradas permanecerem inativas. Assim, ele estará atuando como uma memória de 1 bit (latch).
        
        Quando as duas entradas estiverem ativias ao mesmo tempo o flip-flop SR assumirá um estado indesejável, onde Q = ´Q = 1.
        
        [1]
        Tabela Verdade da representação acima
        
        [1]
        Os estados de memória do flip-flop SR:
        
        M é o estado relacionado a memória
        
        R é o estado de Reset
        
        S é o estado de Set
        
        [1]
        Representação de um Flip-flop SR
      - Aplicações
        
        Capacidade de armazenamento de estados, sincronizando tempos de propagação dos circuitos combinacionais;
        
        Quando o microcontrolador interpreta diversos estados e na verdade deveria interpretar apenas um, chamamos esse efeito de bouncing. O flip-flop SR tem um efeito debouncing, eliminando esta falha;
        
        Utilizados em aplicações que demandam um armazenamento de estado;
        
        Substituem outros elementos, como os relés biestáveis.
    - - As entradas J e K controlam o estado do flip-flop da mesma forma que no flip-flop S-R, porém J=K=1 não leva o circuito numa situação ambígua.
        
        Se J=K=1, a saída Q irá para o estado oposto no momento da transição do clock. Isso é chamado modo “toggle” de operação.
      - Possuem entradas assincronas que permitem alterar o estado da saída, independente das entradas de controle sincronas ou do clock. Estas são usualmente ativadas em nível lógico 0.
        
        [1]
        
        Preset altera o nível da saída Q para 1;
        
        Clear altera o nível da saída Q para 0.
    - - Diferentemente dos anteriores, o flip-flop D possui apenas uma entrada síncrona. A operação do flip-flop D é bem simples: a saída Q será igual à entrada D no momento da transição de clock. Ele pode ser implementado em um flip-flop JK utilizando um inversor.
      - Flip-Flop D sem Clock
        
        Também chamado de latch transparente, nele a leitura do estado armazenado está vinculada a uma entrada de habilitação, chamada de ENABLE, ativada por nível.
        
        Enquanto sua entrada estiver habilitada, qualquer variação da entrada será armazenada.
    - - São modificações do flip-flop JK com clock, onde só consideram os modos de armazenamento (T = 0) e comutação (T = 1)
        
        Basta unir as entradas J e K e nomealas como T, para que possam ser construidos com os flip-flops JK.
        
        Funcionam como divisores de frequência do sinal de clock.
    - - [1]
        CI: '74
        Dois flip-flop D com PRESET e CLEAR
        
        [1]
        Seu diagrama lógico
      - [1]
        CI: '76
        Dois flip-flops JK com PRESET e CLEAR
- - - - A vantagem desse processo é a eliminação de ruídos causados por variações de tensões menores que as dos limites estabelecidos.