Fenómenos físicos que afectan el desempeño del diseño y técnicas de diseño para mitigarlas los fenómenos físicos que afectan. ⚠
Latch-UP
En un diseño CMOS, en la cual se tiene transistores NMOS junto a los PMOS, las uniones pnp crean inadvertidamente una trayectoria de baja impedancia entre los rieles de alimentación, en otras palabras se crea un par de transistores BJT paralelos a los MOSFETs, Cuando cambia uno de ellos (por pico de ruido o el ajuste de voltaje más bajo de referencia tierra), obtendrá una tonelada de fugas y la salida se negará a cambiar. El resultado del bloqueo mínimo causará un mal funcionamiento del circuito, y en el peor de los casos la destrucción del dispositivo.
si se proporciona un aislamiento eléctrico entre las regiones NMOS y PMOS, se eliminará la conexión entre los BJT parasitarios y, por lo tanto, se evitará el bloqueo. ✅
Shallow Trench Isolation (STI)
La reducción de escala en los dispositivos CMOS exige una complejidad creciente en el modelado para tener en cuenta nuevos efectos que afectan el comportamiento eléctrico del MOSFET debido a la creciente densidad de integración.
STI es un método utilizado para prevenir latch-up y aislar
transistores entre sí.
Well Proximity Effect (WPE)
Los iones dopantes de alta energía se dispersan en el borde del fotorresistor del pozo durante la implantación del ión, y los iones dispersados se implantan en el canal MOSFET antes de que se forme la puerta. SC denota la distancia del borde del fotorresistor del pozo al borde de la puerta MOSFET
Matching
+Los transistores que no se encuentren paralelos entre sí, se vuelven vulnerables a las variaciones de movilidad inducidas por el estrés pueden causar variaciones en su transconductancia.
+Siempre cuando sea posible se debe de utilizar la distribución de centroide común
+Los dispositivos que requieran aún la mínima compatibilidad deben de tener longitudes de canal idénticas.
+Los transistores de moderado y alto grado de matching requieren de una forma de disposición de centroide común. Esto a menudo puede lograrse dividiendo cada transistor en un número par de dedos y luego disponiendo estos dedos en una matriz interdigitada. Los pares de transistores emparejados deben de ser presentados como pares de acoplamiento cruzado para aprovechar la simetría superior de esta disposición.
+Los transistores son vulnerables a los gradientes de temperatura, estrés, espesor del óxido, dopantes, etc. Para reducir los gradientes se debe de colocarlos
lo más cerca posible entre sí.
+Los dispositivos que requieren de un mínimo de compatibilidad deben de cumplir con los dos puntos anteriores mencionados.
+Se debe de colocar dummies en los extremos
+Coloque los transistores en áreas de bajo gradiente de tensión, es decir coloque los transistores que requieran mayor grado de matching en el centro.
+No colocar contactos sobre el área del gate, para ello se debe de ex
Electromigration
La electromigration se refiere al movimiento no deseado de materiales en un semiconductor. Si la densidad de corriente es lo suficientemente alta, puede haber una trasnferencia de momento de los electrones en movimiento a los iones metalicos que forman la red del material de interconexión
Un dispositivo dummy es aquel que en cualquier situación siempre está apagado. Sus usos varían como en STI, en técnicas de matching, etc. Transistor Dummy :El bulk, gate y una de sus terminales deben de ir conectadas al mismo potencial
Resistencia Dummy: Sus dos terminales deben de ir conectados a la misma net.
Capacitor Dummy : Sus dos terminales deben de ir conectados a la misma net.
Eduardo Gutiérrez Quezada UP170137
Prof: Ing Melanie Nicole Mata Barbosa
17/06/20
Diseño Electrónico
Fenómenos físicos que afectan el desempeño del diseño y técnicas de diseño para mitigarlas los fenómenos físicos que afectan. ⚠
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