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數位電子學 二年乙班11號 李振皓 (基本邏輯閘 (反閘（NOT Gate） (負責電路中的反相運算 負責電路中的反相運算，有一輸入端與輸出端，輸出…
數位電子學 二年乙班11號 李振皓
基本邏輯閘
反閘（NOT Gate）
負責電路中的反相運算 負責電路中的反相運算，有一輸入端與輸出端，輸出永遠與輸入相反，假設輸入端為１，輸出端便為０。
或閘（OR Gate）
是專門負責或運算的邏輯閘，它有兩個以上的輸入端及一個輸出端當有任意輸入端為１則輸出端即為 １則輸出端即為１，若輸入端皆為０，其輸出端便為０
及閘（AND Gate）
負責電路中的及運算，具有兩個以上的輸入端及一個輸出端若只有一個輸入端為１，其輸出端還是為０，只有全部的輸入端為１輸出端才為１。
組合邏輯
在數位電路理論中，組合邏輯電路（combinatorial logic或combinational logic）是一種邏輯電路，它的任一時刻的穩態輸出，僅僅與該時刻的輸入變量的取值有關，而與該時刻以前的輸入變量取值無關。相對於組合邏輯電路，序向邏輯電路的輸出結果除了依照目前的輸入外也和先前的輸入有關係。從電路結構分析，組合電路由各種邏輯閘組成，網絡中無記憶元件，也無回饋線。組合邏輯是在電腦被用來做輸入的訊號跟儲存的資料作邏輯代數運算之用。實際上電腦電路都會混用包含組合邏輯和時序邏輯的電路。舉例來說，算術運算邏輯單元（ALU）中，儘管ALU是由循序邏輯的程式裝置所控制，而數學的運算就是從組合邏輯製產生的。計算機中用到的其他電路，如半加器、全加器、半減器、全減器、數據多工器、數據分配器、編碼器和解碼器也用來構成組合邏輯電路。
組合電路的分析
由已知的邏輯電路圖，找出輸入變量和輸出函數之間的邏輯關係，達到分析電路功能，評價設計好壞，維護系統硬體，改善電路設計的目的，這個過程稱為數位電路的邏輯分析。
組合電路的設計
邏輯設計又稱為邏輯綜合，根據給定的邏輯條件或者提出的邏輯功能，整理出滿足該邏輯的電路，這個過程稱為數位電路的邏輯設計。
布林代數
在抽象代數中，是擷取了集合運算和邏輯運算二者的根本性質的一個代數結構（就是說一組元素和服從定義的公理的在這些元素上運算）。特別是，它處理集合運算交集、聯集、補集；和邏輯運算與、或、非。
布林代數也叫做布林格。關聯於格（特殊的偏序集合）是在集合包含A ⊆ B和次序 a ≤ b之間的相似所預示的。考慮{x,y,z}的所有子集按照包含排序的格。這個布林格是偏序集合，在其中{x} ≤ {x,y}。任何兩個格的元素，比如p = {x,y}和q = {y,z}，都有一個最小上界，這裡是{x,y,z}，和一個最大下界，這裡是{y}。這預示了最小上界（並或上確界）被表示為同邏輯OR一樣的符號p∨q；而最大下界（交或下確界）被表示為同邏輯AND一樣的符號p∧q。
形式定義
布林代數是一個集合A，其上定義了以下結構：二元運算∧:A×A→A。二元運算∨:A×A→A。一元運算 ':A→A。零元素運算（常數）0和1。
循序邏輯
在數位電路理論中，序向邏輯電路是指電路任何時刻的穩態輸出不僅取決於當前的輸入，還與前一時刻輸入形成的狀態有關。這跟組合邏輯電路相反，組合邏輯的輸出只會跟目前的輸入成一種函數關係。換句話說，時序邏輯擁有儲存元件（記憶體）來存儲信息，而組合邏輯則沒有。
從時序邏輯電路中，可以建出兩種形式的有限狀態機：
摩爾型有限狀態機：輸出只跟內部的狀態有關。（因為內部的狀態只會在時脈觸發邊緣的時候改變，輸出的值只會在時脈邊緣有改變）
米利型有限狀態機：輸出不只跟目前內部狀態有關，也跟現在的輸入有關係。
特點
功能特點：電路在某取樣周期內的穩態輸出Y(n)，不僅取決於該取樣周期內的「即刻輸入X(n)」，而且還與電路原來的狀態Q(n)有關。（通常Q(n)記錄了以前若干周期內的輸入情況）
結構特點：除含有組合電路外，時序電路必須含有存儲信息的有記憶能力的電路：正反器、暫存器、計數器等。
數目系統
英文：Numbering Systems
名詞解釋：任何一個數量，均可藉由一個含有一個小數點的某個基數(Radix)的一串連續數字序列來表示。該序列是由一個從右到左的連續係數與其基數並冪數的相乘積結合而成。此種用來表示數值數量的方法稱為數目系統。
正反器
正反器的種類
正反器可以分成幾種常見的類型： SR （設定－重設，"set-reset"）, D （資料或延遲，"data" or "delay"[1]）, T（反轉，"toggle"），和JK。 以上類型的正反器皆可用特徵方程，以現有的輸入、輸出訊號（Q），導出下個（即下個時鐘脈衝的）輸出（Qnext）
RS正反器
基本RS正反器又稱SR閂鎖，是正反器中最簡單的一種，也是各種其他類型正反器的基本組成部分。兩個反及閘或反或閘的輸入端輸出端進行交叉耦合或首尾相接，即可構成一個基本RS正反器。當R與S皆為低電位，回授會讓Q與Q（Q的反相）保持於一個固定的狀態。當S("Set")為高電位，R("Reset")為低電位時，輸出Q會被強制設定為高電位；相反的，當S為低電位，R為高電位時，輸出Q會被強制設定為低電位。
D正反器
D正反器有一個輸入、一個輸出和一個時脈輸入，當時脈由0轉為1時，輸出的值會和輸入的值相等。此類正反器可用於防止因為雜訊所帶來的錯誤，以及通過管線增加處理資料的數量。
JK正反器
JK 正反器設有兩個輸入，其輸出的值由以下的算式來決定
JK正反器和正反器中最基本的RS正反器結構相似，其區別在於，RS正反器不允許R與S同時為1，而JK正反器允許J與K同時為1。當J與K同時變為1的同時，輸出的值狀態會反轉。也就是說，原來是0的話，變成1；原來是1的話，變成0。
T正反器
T正反器（Toggle Flip-Flop，or Trigger Flip-Flop）設有一個輸入和輸出，當時脈由0轉為1時，如果T和Q不相同時，其輸出值會是1。輸入端T為1的時候，輸出端的狀態Q發生反轉；輸入端T為0的時候，輸出端的狀態Q保持不變。把JK正反器的J和K輸入點連接在一起，即構成一個T正反器。