Please enable JavaScript.
Coggle requires JavaScript to display documents.
數位邏輯 正反器 (JK正反器 (440px-JK_Flip-flop.svg, 原來是0的話，變成1, RS正反器結構相似,…
數位邏輯
正反器
JK正反器
原來是0的話，變成1
RS正反器結構相似
允許J與K同時為1。當J與K同時變為1的同時，輸出的值狀態會反轉
原來是1的話，變成0。
T正反器
輸入端T為1的時候，輸出端的狀態Q發生反轉
時脈由0轉為1時，如果T和Q不相同時，其輸出值會是1
JK正反器的J和K輸入點連接在一起
輸入端T為0的時候，輸出端的狀態Q保持不變
RS正反器
兩個反及閘或反或閘的輸入端輸出端進行交叉耦合或首尾相接
R與S皆為低電位，回授會讓Q與Q（Q的反相）保持於一個固定的狀態
S("Set")為高電位，R("Reset")為低電位時，輸出Q會被強制設定為高電位；相反的，當S為低電位，R為高電位時，輸出Q會被強制設定為低電位。
D正反器
一個輸入、一個輸出和一個時脈輸入
時脈由0轉為1時，輸出的值會和輸入的值相等。
用於防止因為雜訊所帶來的錯誤，以及通過管線增加處理資料的數量。
電子二年甲班08號邱子軒
