Please enable JavaScript.
Coggle requires JavaScript to display documents.
60930黃美菁 CPU介紹 (設計 (多核心 (少數 (三核心, 六核心, 八核心, 十核心), 普遍 (四核心, 雙核心), 一般共用第二級快取…
60930黃美菁 CPU介紹
設計
現代
二進位
用具有兩個值的物理量來表示
ex. 高低電平
整數精度
影響到CPU可尋址(定址)的記憶體數量
更高的整數精度
需要更多線路以支援更多的數位位元
更昂貴
更花費能源
結構更複雜、更巨大
罕見
三進位
時脈速率
由一個周期性的方波構成
周期必須比訊號在延遲最大的情況下移動或者傳播所需的時間更長
本質上都是同步的
內頻=外頻×倍頻
早期
十進位
並列
執行緒級並行
同時執行緒執行或執行緒級並列處理
自從1950年
TLP
設計方法
晶片級多處理
同步多執行緒
指令級並行
不再使用等候指令完全在管線中退出才執行下一指令的技術
在主要指令完成執行之前,便進行指令提取及解碼
稱為指令管線化
ILP
指令管線化與超純量架構
低純量
只能執行一個指令
多核心
普遍
四核心
雙核心
一般共用第二級快取
少數
三核心
六核心
八核心
十核心
偶數
在中央處理器晶片或封裝中包含多個處理器核心
資料並列
SIMD
單指令,多資料
SISD
單指令,單資料
向量處理器
一個命令週期處理多項數據
效能
原理
是一個積體電路插入兩個以上的個別處理器
理想
雙核心處理器效能將是單核心處理器的兩倍
提高電腦的處理效能
亦使用多核心處理器
效能和速度
取決於時脈速率和每週期可處理的指令
現實
不完善的軟體演算法
防止崩潰
第二核心將和相鄰核心同時處理相同的任務
原理
2.解碼
運算碼
指示要進行哪些運算
眾多抽象且複雜的CPU和ISA中
微程式
幫助轉換指令為各種形態的訊號
指令被拆解為有意義的片斷
可以重寫
方便變更解碼指令
3.執行
連接到各種能夠進行所需運算的CPU部件
產生一個對該CPU處理而言過大的結果
在標誌暫存器裡,溢位標誌可能會被設定
算術邏輯單元將會連接到一組輸入和一組輸出
1.提取
程是計數器
記錄了CPU在目前程式裡的蹤跡
PC
根據指令式長度增加記憶體單元
提取常常必須從相對較慢的記憶體尋找
導致CPU等候指令的送入
4.寫回
運算結果可能寫進速度較慢
ex. 容量較大且較便宜的主記憶體
運算結果
經常被寫進CPU內部的暫存器
經常被寫進CPU內部的暫存器
以一定格式將執行階段的結果簡單的寫回
實際應用
更省電,溫度更低
價錢平宜
自行組裝個人電腦
中央處理器
Central Processing Unit