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Chap.4 (MIPS datapath elements (상태소자(state element)
: instruction memory,…
Chap.4
MIPS datapath elements
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상태소자(state element)
: instruction memory, data memory, register
최소 2개의 입력과 1개의 출력
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R type instruction
: 입력 - 레지스터 번호 입력 3개, 데이터 입력 1개,
출력 - 데이터용 2개
MIPS ALU
load, store : 메모리 주소를 계산(add)하기 위해 ALU 사용
R type : func에 따라 AND, OR, subtract, add, set on less than 중 한가지 사용
AND, OR, add, subtract, set on less than, NOR
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pipelining
MIPS pipeling은 5단계
- fetch
- decode, read register (동시에)
- 연산 수행 또는 address 계산
- operand에 access
- register에 결과값 write
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pipelining hazard
- structural hazard
: 한 clock cycle에서 실행하려는 명령어 조합을
HW가 수행하지 못함
- data hazard
: 앞선 단계가 끝나기를 기다려야만 수행할 수 있어 지연되는 경우
해결 - forwarding 또는 bypassing
load-use data hazard
: load 된 데이터를 다른 명령어가 필요로 할 때,
적절한 시점까지 데이터가 전달되지 못하는 경우
- forwarding 사용해도 한 단계 지연(pipeline stall, bubble) 되어야 함
- control hazard (branch hazard)
: 어떤 명령어가 실행 중인 다른 명령어의 결과값에 기반을 두는 수행을 해야하는 경우
해결 - 지연 또는 예측
branch prediction
: branch 결과를 확인하기 위해 기다리지 않고,
결과를 가정하고 pipeline을 진행
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